Le 14/08/06, Daniel Cordey<[EMAIL PROTECTED]> a écrit :
On Monday 14 August 2006 01:20, Marc Mongenet wrote:
> La largeur du code
> RISC-like n'est pas publique, mais certainement fixe
> (c'est un des buts du RISC). Elle ne me semble pas avoir
> de raison d'être une puissance de 2 comme 128.
Si, juste pour des raisons de performance de load dans les "lignes" des
differentes caches...
C'est du code x86 qui est chargé pour être mis dans les caches.
L'étape de décodage x86->µops se fait plus à l'intérieur du processeur.
- Mais, au moment de charger dans le cache d'instruction L1, un
petit pré-décodage peut être fait, et quelques méta-informations
conservées avec chaque instruction dans le cache, ce qui fait que
ce qui est stocké en cache d'instruction L1 a une largeur d'un
multiple un peu supérieur à 8.
- Le Pentium 4 charge l'instruction x86, mais fait le décodage complet
pour sauver des µops dans le cache L1. Du coup le cache
d'instructions du Pentium 4 s'appelle un "trace cache" et si l'on
observe un boot Linux sur Pentium 4 on peut lire:
"CPU: Trace cache: 12K uops, L1 D cache: 8K"
Pour infos, les processeurs Itanium ne se reclament pas de VLIW (Ce qui avait
ete envisage au debut), mais sont defnis comme EPIC
dc
EPIC est une évolution du concept VLIW.
Marc Mongenet
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