ECL divide by 3 with symmetry 
3 Oct 2015 Ed Breya

Simulator run
Osc4 & inv are 10116 diff rcvr output
D-FFs are 10131
Closest equiv model TTL 74LS74 - requires S&R inverted for simulation

OPTIONS - NO_FF_INItialize
6 PARTS osc4 LS74 LS74=3 inv  NETLIST 11,5,H,H  6,5,H,H  8,14,H,7  L,L,9,10  5  6 7

              ┌──────┐       ┌──────┐        ┌──────┐
 ┌────┐      6│D    Q│8     8│D    Q│10    11│D    Q│6
 │osc4│5     5│>   -Q│9    14│>   -Q│11     5│>   -Q│7
 └────┘    '1'├clr   │    '1'├clr   │     '1'├clr   │
           '1'├pre   │      7├pre   │     '1'├pre   │
              │ FF2  │       │ FF3  │        │ FF1  │
              └──────┘       └──────┘        └──────┘
              ┌───┐                          ┌──────┐
             5│inv│14                     '0'│D    Q│12
              └───┘                       '0'│>   -Q│13
                                            9├clr   │
                                           10├pre   │
                                             │ FF4  │
                                             └──────┘
 
IN_OUT_SIGNALS       00  10  01  00  10  01  00  10		
                ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─
osc4_5        ──┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ 
              ──┐       ┌───┐       ┌───┐       ┌───┐ 
LS74_6          └───────┘   └───────┘   └───────┘   └─
                ┌───────┐   ┌───────┐   ┌───────┐   ┌─
LS74_7        ──┘       └───┘       └───┘       └───┘ 
              ──────┐       ┌───┐       ┌───┐       ┌─
LS74_8              └───────┘   └───────┘   └───────┘ 
                    ┌───────┐   ┌───────┐   ┌───────┐ 
LS74_9        ──────┘       └───┘       └───┘       └─
              ────────┐ ┌─────────┐ ┌─────────┐ ┌─────
LS74_10               └─┘         └─┘         └─┘     
                      ┌─┐         ┌─┐         ┌─┐     
LS74_11       ────────┘ └─────────┘ └─────────┘ └─────
                      ┌─────┐     ┌─────┐     ┌─────┐ 
LS74_12       ────────┘     └─────┘     └─────┘     └─
              ────────┐     ┌─────┐     ┌─────┐     ┌─
LS74_13               └─────┘     └─────┘     └─────┘ 
              ──┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐ 
inv_14          └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─┘ └─

FF1 & FF2 states count 00, 10, 01
FF3 decode/skip disallowed state 11
FF4 SR-FF/decode 50% duty cycle/PP output amplifier
FF4 could be wired as D-FF, but has less tpd using SR
Depends on 50% duty input clock for half-cycle balance