I thought that if the delta cycles do not change anything then the simulation would exit?
I stripped the test down to a simple test case and did a trace. See trace below: Now is 3440ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3450ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3460ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3470ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3480ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3490ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3500ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3510ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3520ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' Now is 3530ns +0 .test_register_1bit(arc_test_register_1bit).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; drv='0' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clk 00781690 e8 ---- last_event=10500ps last_active=10500ps val='1'; drv='1' .test_register_1bit(arc_test_register_1bit)[EMAIL PROTECTED](arc_clock).clken 00781728 e8 ---- last_event=10ns last_active=10ns val='0'; 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