Le 8 février 2018 à 07:29, Dominik Madon <domi...@acm.org> a écrit :
>>> Avec des pipelines d'aujourd'hui de plus de 10 étages,
>>
>> Le processeur RISC de DEC avait déjà 10 étages à la fin des années 80... 
>> MIPS et SPARC en avait sauf erreur 8, etc. Donc, rien de très nouveau...
>
> Si et c'est clossal: à la fin des années 80 on avait un pipeline qui traitait 
> une seule instruction par étage. Vous aviez donc au maximum 10 instructions 
> dans le pipeline. On a aujourd'hui du superscalaire à 3 voies ou plus, avec 
> renommage des registres, exécution dans le désordre et simultaneous 
> multithreading (intel appelle ça hyperthreading). On a un ordre de grandeur 
> en plus d'instructions simultanément traitée. Si vous appelez pas ça du 
> neuf...
>

Oui, je me rends compte que j'avais oublié de tenir compte de la
superscalarité dans mes estimations.

Cela dit, les dépendances de données et la spécialisation des
pipelines (ALU, load, store, FP...) font que la superscalarité n'est
jamais exploitée à 100%. L'est-elle même seulement à une moyenne de
50%?

Daniel, je ne m'étais pas trop avancé sur la longueur des pipelines
d'aujourd'hui car je connaissais pas les chiffres pour les ARM. Après
consultations de Wikipédia, je vois qu'ils ont souvent plus de 10
étages.
Quel est le processeur RISC de DEC de la fin des années 1980? Je ne
connais que l'Alpha donc, sorti en 1992 avec 7 étages (10 pour le
pipelie FP).
Il y a effectivement 8 étages pour le MIPS R4000 (1991).

Bonne soirée,
Marc
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