On Tuesday 15 August 2006 09:56, Marc Mongenet wrote: > Là ou ça devient *très* compliqué, c'est si L3 déclanche une > exception (disons un défaut de page) : il faut finir A2 et > anuller L4 avant de traiter l'exception...
Oui, c'est ce qui tue... Ce genre de "stall" a tendance a annuler les avantages induits par la multiplication des unites. Il faut donc une gestion de cache hyper performante et couteuse. J'ai toujours pense que la multiplication des niveaux de cache ne tenenit pas la route dans les gros processus de calculs et les gros serveurs. HP avec son PA-RISC et Itanium ont toujoirs fait le pari d'une seule grosse cache avec un mimimum de penalite d'acces. Quand je vois que certaine scaches L3 ont jusqu'a 5 cycles de penalite, je reste perplexe... D'apres les derniers calculs que j'avais effectue, les plus mauvais CPUs du marche, en terme de CPI, continuent a etre les Pentium et AMD... bien derriere les Power, Itanium, SPARC, et autres RISCS. Ca se gate encore plus quand on calcule les flopps/GHz. Ce n'est pas que les ingenieurs d'Intel et AMD be soient pas competents, mais plutot la necessite de conserver cette fameuse compatibilite x86... j'imagine que ca doit les gonfler grave :-) dc _______________________________________________ gull mailing list [email protected] http://lists.alphanet.ch/mailman/listinfo/gull
