On Thursday 20 June 2002 16:48, Jean-Bruno Luginb�hl wrote: > Je ne discute pas ici de la performance de Intel � faire passer du CISC > � presque dur RISC, mais un RISC aurait pu �tre d�velopp� � moindre > frais non?
Le v�ritable probl�me des "�mulation" CISC en RISC viennent des modes d'adressages. Combin� avec le jeu d'instruction, cela peut devenir un vrai casse-t�te. D'autant plus que certaines de ces combinaissons instruction/modes pouraient efficacement �tre remplac�es par deux ou trois instructions et un mode d'adressage beaucoup plus directe. Malheureusement, il suffit que cette instruction soit utilis�e au mons uen fois pour que l'on soit obliger de l'�muler; engendrant peut-�tre une grosse utilisation de l'espace sur le chip pour un usage quasi inexistant ! > > Si l'on avait acc�s � ces micro-instructions, le processeur Pentium > > n'aurait rien � envier � bien des processeurs modernes, support 64 bit > > complet except�. > > Je n'en doute pas, Intel n'ont pas que des manches! Mais malgr�s tout la > traduction cisc->risc avec toutes les d�pendances entre les instructions > et la m�moire des instructions cisc c'est pas l'id�al! Au niveau FPU le > Pentium reste un escargo, m�me � 2Ghz. Non, le v�ritable probl�me des performances FP du Pentium face aux autres processeurs RISC, viend du fait que tous les processeurs RISC actuels sont au moins "super-scalar" entre les calculs entiers et flottants. Or, dans les benchmarks flottants, on effectue des boucles o� l'on effectuer forc�ment une incr�mentation enti�re et un calcul flottant. Ce qui est un avantage certain pour les CPU capables de faire de la paralellisation int/float. En plus, tous les processeurs RISC ont des registres FP 64 bits, ce qui am�liore grandement les performances de calcul sur les doubles. Ce qui permet, par exemple, � un HP PA-RISC d'effectuer en // une instruction enti�re et une instruction flottante 64 bits; sans qu'il y ait de contention des registres. Normalement une instruction flottante pend (+, -, *), prend 2 cycles... (HP PA-RISC) mais sur les PA 8x00, l'unit� FP a �t� doubl�e (ainsi que toutes les autres => total de 10 unit�s fonctionnels), ce qui permet d'effectuer une op�ration flottante � chaque cycle... en m�me temps qu'une op�ration sur des entiers (en plus de instruction decoding, etc.). Ceci n'est possible que si le pipeline est correctement aliment� et que les "misprediction branch" sont minimis�s. Or, avec les techniques classique, on arrive � un taux de 5-10 % d'erreur de pr�diction de branchement, ce qui peut mener � une perte de performance de l'ordre de 30-40% de l'ensemble. PA-RISC une m�thode de "Predication" Bref, le probl�me n'est pas aussi simple qu'il n'y para�t et le Pentium est p�nalis� par sa n�cessit� d'assurer la compatibilit� avec le 8080. Cette "anachronisme" se retrouve m�me dans l'architecture itanium, puisque les processeurs de cette famille ont une partie du chip contenant de la logique destin�e � �muler le jeux d'instruction IA-32. Il va sans dire que les performances de ce CPU seraient encore meilleures s'il n'y avait cette n�cessit� ! Daniel -- http://www-internal.alphanet.ch/linux-leman/ avant de poser une question. Ouais, pour se d�sabonner aussi.
